René Raaijmakers
17 March 2006

Lattice Semiconductor gaat op alle fronten de concurrentie aan met Altera en Xilinx. Het derde bedrijf in veldprogrammeerbare chips introduceert twee nieuwe productlijnen. Net als marktleider Xilinx en tweede speler Altera werkt Lattice aan high-end FPGA‘s met seriële communicatieblokken en klantspecifieke opties. Daarnaast is er een lijn laaggeprijsde FPGA‘s. De high-end LatticeSC-lijn concurreert met de Virtex-chips van Xilinx en Altera‘s Stratix-lijn. Met de prijskritische LatticeECP2-familie wil Lattice een kostengunstig alternatief bieden voor de Cyclone- en Spartan-chips die Xilinx en Altera richten op volumemarkten.

Met de introductie van deze lijnen maakte het Amerikaanse bedrijf ook bekend dat het de FPGA-families bij Fujitsu in Japan laat produceren in 90 nm productietechnologie op 300 mm plakken. Dit proces maakt goedkope productie mogelijk en zorgt voor kloksnelheden tot ruim 500 MHz.

De geavanceerde LatticeSC-FPGA‘s zijn er primair op gericht om communicatie en dataoverdracht te versnellen in netwerken en op PCB‘s. Ook in de toplijnen van Altera en Xilinx staat communicatie centraal. Nadat deze bedrijven in 2002 hun high-end Excalibur- en Virtex-FPGA‘s introduceerden ging in de vakpers de meeste aandacht uit naar de ingebedde Arm- en PowerPc-microprocessoren op deze IC‘s. In de praktijk werden ontwikkelaars echter vooral aangetrokken door de ingebakken seriële communicatiemogelijkheden op de chips. Het is daarom niet toevallig dat Lattice bij de introductie van zijn LatticeSC-lijn vooral de nadruk legt op de uitgebreide seriële communicatiehardware waarmee deze chips zijn uitgerust.

Op de LatticeSC-chips liggen Serdes (serializer/deserializer)-blokken die seriële communicatie tot 3,4 Gbit/s per pin mogelijk maken. Serdes-circuits zetten parallelle stromen om naar seriële data en omgekeerd. Met behulp van de embedded Physical Coding Sublayer-blokken zijn de Serdes-cellen op maat te configureren. De communicatiekanalen ondersteunen een heel scala van dataprotocollen, waaronder Fibre Channel (1 of 2 Gbit/s), Gigabit Ethernet, 10 Gigabit Ethernet, PCI Express, Serial RapidIO en Sonet. LatticeSC-IC‘s bevatten tot 32 Serdes-kanalen, elk met een snelheid van 600 Mbit/s tot 3,4 Gbit/s. Lattice benadrukt de energiezuinigheid hiervan. Elk van de Serdes-kanalen verbruikt slechts 100 mW bij een snelheid van 3,125 Gbit/s.

Met de introductie van zijn LatticeSC-lijn slaat Lattice een brug naar de toepassingsspecifieke ASIC-wereld. Het bedrijf heeft op de SC-componenten een aantal blokken gereserveerd die klanten naar wens kunnen configureren via de laatste metallisatiestappen van het fabricageproces. Deze aanpak is bekend van structuur-ASIC‘s, een ASIC-variant die uitgaat van een groot aantal blokken op silicium en die klanten via de laatste maskers in het productieproces aan elkaar knopen. Lattice past deze techniek nu toe in combinatie met programmeerbare logica.

De FPGA-leverancier noemt de aanpak Masked Array for Cost Optimization (Maco). Lattice zet tot twaalf structuur-ASIC-blokken op een SC-chip. Elk van de Maco-blokken heeft ongeveer 50 duizend bruikbare ASIC-gates die klanten kunnen gebruiken om hun IP-kernen op silicium te zetten. Maco-blokken hebben directe verbinding naar I/O, programmeerbare logicablokken en RAM-geheugens.

Lattice is van plan een aantal LatticeSC-componenten op de markt te brengen (de zogenaamde M-serie) met Maco-blokken die voor een breed gebied van communicatiefuncties zijn voorgeprogrammeerd. Daartoe behoort ook Lattice‘ eigen multiprotocolcommunicatie-engine Fleximac die multilaagprotocollen als PCI Express en Ethernet ondersteunt, naast SPI4.2 en hoge snelheid DRAM- en SRAM-geheugencontrollers.

Om de elektrische communicatie betrouwbaar te maken heeft Lattice elke pen van zijn LatticeSC-chips uitgerust met een synchronisatiemechanisme. Deze Input Delay-blokken zijn in staat om een elektrisch signaal in 144 tijdstappen van 40 picoseconden te verschuiven. Hiermee zorgen blokken voor een nette elektrische scheiding van de bits en dat maakt een snelheid van 2 Gbit/s op een enkele pen mogelijk. LatticeSC-FPGA‘s bevatten ook een toegespitste toolbox voor DDR1, DDR2- en SDR-interfaces.

Voor de zomer maakt Lattice de details bekend van zijn Freedomchip-optie om de systeemkosten verder te reduceren. Altera en Xilinx bieden deze optie met hun Hardcopy en Easy Path. Lattice zegt dat klanten de prijs van specifieke LatticeSC-FPGA-designs tot de helft kunnen reduceren met een omzetting naar een pincompatibele Freedomchip.

Basisblok Lattice
De logische basiselementen in Lattice FPGA’s zijn de programmeerbare functie-eenheden (PFU’s). Deze zijn te configureren voor logica, wiskundige bewerkingen of gedistribueerde RAM- of ROM-functies. PFU’s zijn in vier slices te verdelen, elk met twee viervoudige SRAM-opzoektabellen (LUT’s) en registers. FPU’s en slices zijn individueel te configureren en te stapelen. De nieuwe Lattice-FPGA’s bevatten 15 tot 115 duizend LUT’s.

Prototypes van de eerste LatticeSC-chips, de LFSC25, zijn beschikbaar. De rest van de SC-familie komt in de loop van dit jaar op de markt. Van de LFSC25 is er zijn er varianten met acht of zestien Serdes-kanalen die snelheden bieden van 600 Mbit/s tot 3,4 Gbit/s. Deze FPGA heeft 25 duizend PFU‘s, 1,92 Mbit embedded RAM en zes Maco-structuurblokken. De LFSC25 zit in een fine pitch BGA (fpBGA) met 900 of 1020 aansluitingen. Prijzen voor de basisconfiguratie (LFSC25 in 900 fpBGA) zijn 49 dollar bij afname vanaf 25 duizend stuks.

Samples van de eerste ECP2-componenten (de ECP2-50) komen dit kwartaal beschikbaar. Ze zitten in een 484 en 672 fpBGA‘s en kosten 23,95 dollar bij afname van 100 duizend stuks. Massaproductie start in 2007.