Reading time: 1 minute
Author:
Xilinx‘ ISE-ontwerpomgeving introduceert in versie 12.3 IP-cores voor de Amba 4 Axi4-bus. Bovendien is de optimalisatie voor dynamisch stroomverbruik in Spartan-6-FPGA‘s verbeterd en is de Planahead Design and Analysis Cockpit onder handen genomen. De Axi4-specificatie is een variant van Arms Amba-bus die bedoeld is om functionele blokken in Soc-ontwerpen met elkaar te verbinden. Versie 4 werd dit voorjaar onthuld. In Axi 4 zijn Quality of Service-signalering (QOS) toegevoegd en worden grotere burst-verzendingen mogelijk gemaakt.
De Planahead-tool beschikt nu over een ononderbroken flow en geavanceerde visualisatie- en analysemogelijkheden. De cockpit van de tool is uitgerust met projectmanagement, synthese, integratie met de Core-generator, floorplanning, place-and-route en bitstream-generatie. De volledige IP-catalogus van Xilinx is te benaderen en te doorzoeken vanuit de cockpit.
Daarnaast is de intelligente clock-gating van deze generatie verder uitgebreid. Deze technologie analyseert het ontwerp op het niveau van de logische slices en optimaliseert het aantal transities, wat resulteert in een lager dynamisch energiegebruik. In versie 12.3 is deze technologie beschikbaar voor zowel de goedkope Spartan-6-FPGA‘s als de high-end Virtex-6-chips.
ISE Design Suite 12.3 is per direct beschikbaar. Een evaluatieversie met een houdbaarheid van dertig dagen is gratis te downloaden.
