Xilinx’ ISE-ontwerpsuite simuleert in minuten in plaats van uren

FPGA-maker Xilinx heeft zijn ISE-ontwerpsuite geüpdatet. Versie 13 moet productiviteitsverbeteringen voor Soc-ontwerpteams met zich mee moet brengen en een stap zetten op weg naar plug-and-play IP-blokken. De omgeving is bedoeld voor ontwikkelen met de Spartan-6- en Virtex-6- en -7-FPGA‘s van het bedrijf.

Volgens Xilinx kunnen ontwerpteams simulaties in sommige gevallen terugbrengen van uren naar minuten. Met realtime simulatie kunnen verificatie-engineers vervolgens blokken testen terwijl het deel van het design dat nog in ontwikkeling is in de simulator draait, waardoor de verificatie een stuk sneller gaat. ISE 13 omvat ook een model van de Axi4-bus dat optioneel aan de testbenches is toe te voegen om stimuli te sturen en interconnectlogica van derden te verifiëren.

De nieuwe ontwikkelmethodologie in ISE 13 maakt het voor teams makkelijker om parallel aan verschillende onderdelen van het ontwerp te werken. De feature bouwt voort op de Design Preservation-capaciteiten in ISE 12. Zo is het in versie 13 mogelijk om afgeronde delen van het ontwerp te vergrendelen zonder op de rest van het ontwikkelteam te wachten. In deze feature zijn optimalisaties verwerkt zoals intelligente clock-gating, wat kan resulteren in een dertig procent lager dynamisch verbruik, en hulp bij een snellere timing-closure en timingbehoud voor de rest van het ontwerp.