Technieuws

TSMC-partners gaan IP al op hoog niveau optimaliseren

Pieter Edelman
Leestijd: 1 minuut

TSMC gaat zich via zijn partnerprogramma ook richten op het optimaliseren van ’zachte‘ IP, dat wil zeggen een hardwarebeschrijving op het hoge niveau van RTL. Doordat de foundry informatie over zijn technologie deelt met IP-leveranciers, kunnen die hun ontwerpen al op dit hoge niveau optimaliseren voor energiegebruik, prestaties of siliciumoppervlak wanneer dit bij TSMC wordt gefabriceerd. De eerste deelnemers aan het programma zijn EDA-leveranciers Atrenta, Cadence, Synopsis en IP-leveranciers Arteris, Chips&Media, Imagination Technologies, Intrinsic-ID, Mips, Sonics en Vivante.

Historisch gezien is de RTL-beschrijving onafhankelijk van de technologie en wordt er pas later in het ontwerpstadium geoptimaliseerd. Er is echter een groeiende trend om vroeger in het proces te optimaliseren, deels omdat de marktintroductie steeds sneller moet en deels omdat de foutenmarges afnemen met krimpende afmetingen. ’Wat je tegenwoordig ziet, is dat je op die kleine nodes meer complexe design rules hebt‘, licht de CEO van het Eindhovense Intrinsic-ID Pim Tuyls het programma toe. ’Als je een chip wilt maken die is geoptimaliseerd, moet je daar in RTL-code al rekening mee houden. Dat kan per foundry licht verschillen door de gebruikte processen en library‘s.

This article is exclusively available to premium members of Bits&Chips. Already a premium member? Please log in. Not yet a premium member? Become one and enjoy all the benefits.

Login

Related content