TSMC houdt vast aan Mosfet voor 20-nm-chips

TSMC ziet geen reden de planaire Mosfet-structuur bij het oud vuil te zetten. Voor 20-nanometerchips zullen ze geen Finfets aanleggen en geen silicium-op-isolator-substraten (SOI) maar ’gewoon‘ strained silicon gebruiken. Wel komt het tijdperk van siliciumoxide als gateoxide definitief aan zijn einde. Alleen hoge-k-materialen kunnen de klus klaren, in combinatie met metalen gates. Aan de isolatie van de interconnects met steeds betere lage-k-materialen komt zo onderhand een einde: TSMC gaat proberen de weerstand te verlagen door met de kristalstructuur van het koper te spelen en weerstandverhogende knelpunten te identificeren. Dat heeft R&D-baas Shang-Yi Chiang van de Taiwanese foundry onlangs op een conferentie uit de doeken gedaan.

De 20-nanometerchips komen in de plaats van 22-nanometer-IC‘s waar de International Technology Roadmap for Semiconductors van spreekt. Hoewel TSMC in het verleden de roadmap op de voet volgde, mikt het in recenter tijden op de  halfknooppunten. Zo komen de 28-nanometerchips die later dit jaar in productie gaan in de plaats van 32-nanometerexemplaren. De 20-nanometerchips, in een  high-performance- en low-power-smaakje, gaan in 2012 in productie.

Concurrent Globalfoundries is in Dresden al begonnen met de ontwikkeling van 22-nanometer chips.