Technieuws

Toshiba ontwikkelt gatestack voor 16 nm

Paul van Gerven
Leestijd: 2 minuten

Toshiba presenteert deze week op de VLSI-symposia in Japan een ontwerp voor germanium metal insulator semiconductor Fets (Misfets). De slimmigheid van het Japanse design schuilt in een laagje strontiumgermanide, dat tussen het germanium kanaal en hoge-k-isolator lanthaanoxide in zit. De equivalent oxide thickness (EOT) van rond de nanometer voor de gatestack komt al aardig in de beurt van de halve nanometer nodig voor 16-nanometertransistoren.

Germanium onderscheidt zich van silicium door een hoge mobiliteit van ladingsdragers (gaten, in het geval van germanium). Daarom zijn er in principe snellere transistoren mee te maken dan op basis van silicium. Omdat silicium van zichzelf een zo goed als ideaal oxide vormt, die de gate elektrisch van het geleidende kanaal scheidt, en germanium een vrij beroerde, had het laatste materiaal geen schijn van kans. Het wordt daarom vooral in nichemarkten toegepast.

Maar de techniek schrijdt voort. Onlangs legde Marc Heyns van Imec op het Technology Forum van zijn werkgever uit dat de industrie misschien wat te streng is geweest voor het oxide van germanium. Onder de juiste condities groeit er wel degelijk een goed isolerend laagje, beter zelfs dan siliciumdioxide. Eventueel gecombineerd met III-V-materialen, die een betere elektronenmobiliteit kennen dan silicium, valt er daarom geweldig CMos mee te maken, aldus Heyns. Hij voorziet dat de halfgeleiderindustrie een heel nieuw tijdperk zal betreden.

This article is exclusively available to premium members of Bits&Chips. Already a premium member? Please log in. Not yet a premium member? Become one and enjoy all the benefits.

Login

Related content