Warning: Undefined array key "bio" in /home/techwatch/domains/test.bits-chips.nl/public_html/wp-content/plugins/wpcodebox2/src/Runner/QueryRunner.php(126) : eval()'d code on line 13
Author:
Reading time: 2 minutes
MIT-start-up Tilera brengt een chip uit met 64 losstaande en algemeen toepasbare processorkernen die zijn verbonden via een meshnetwerk. Het bedrijf claimt dat zijn processor tien keer zo snel rekent als een dual-core Xeon van Intel bij een dertig keer zo laag energieverbruik per berekening. In eerste instantie richten de Amerikanen hun processor op netwerk- en multimedia-apparatuur. De processor is los of op een PCI Express-kaart verkrijgbaar.
De Tile64-chip is opgebouwd uit een matrix van acht bij acht tegels, die elk bestaan uit een processorkern en een netwerkswitch. De cores staan volledig op zichzelf en beschikken over eigen L1- en L2-cache, zodat ze allemaal een besturingssysteem kunnen draaien. Via de switch kunnen de tegels onderling data rondschuiven. Deze grid-architectuur maakt een centrale communicatiebus overbodig. De bandbreedte en vertraging verbeteren zo met een orde van grootte. Volgens Tilera heeft het daarmee een oplossing gevonden voor de belangrijkste bottleneck bij multicorechips. Het bedrijf denkt dat zijn technologie schaalbaar is naar duizenden kernen.
Met het silicium levert Tilera ook softwaretools mee voor het programmeren van de processor. De Multicore Development Environment is gebaseerd op Eclipse en bevat een IDE, simulator, C-compiler, multicoredebugger en -profiler. Op dit moment ondersteunt het pakket alleen Linux als besturingssysteem. In de toekomst moeten daar andere OS‘en bijkomen. Ook wil de start-up C++ ondersteunen. Verder levert Tilera een bibliotheek waarmee programmeurs toegang krijgen tot de communicatie op de chip.
Deze combinatie van hardware en software biedt ontwikkelaars een relatief eenvoudige weg om over te stappen naar multicoretoepassingen. In eerste instantie kunnen ze hun bestaande code compileren voor een enkele kern. Vervolgens kunnen ze de code met standaard methodes aanpassen voor meerdere kernen voor snellere uitvoering. Als laatste kunnen ze de profiler en bibliotheek gebruiken om de verdeling over de kernen te optimaliseren.
Elke core heeft een driewegs VLIW-pijplijn en draait op een frequentie tussen de 600 MHz en 1 GHz. Het verbruik ligt daarbij tussen de 170 en 300 mW. De kernen kunnen per stuk in slaapmode worden gezet. De 64 tegels samen halen volgens Tilera 192 miljard 32 bit bewerkingen per seconde en beschikken in totaal over 5 Mbyte aan cachegeheugen. De gezamenlijke L2-caches zijn te combineren tot een virtueel L3-cachegeheugen. DDR2- en I/O-controllers zijn geïntegreerd op het silicium.
Tilera biedt zijn processor los aan of op een PCIE-kaart en in verschillende geheugenuitvoeringen.
