FPGA-ontwerp- en -verificatietool Lattice en Aldec


Warning: Undefined array key "bio" in /home/techwatch/domains/test.bits-chips.nl/public_html/wp-content/plugins/wpcodebox2/src/Runner/QueryRunner.php(126) : eval()'d code on line 13

Author:

Reading time: 1 minute

Lattice en Aldec introduceren Active-HDL Lattice Edition, dat gebundeld zal worden met de ontwerptoolsuite ISPLever van Lattice. De tool levert mixed language simulation (VHDL, Verilog en Systemverilog), cosimulatie met Simulink van The Mathworks en ondersteuning voor simulatie van Lattice-geëncrypteerde IP-kernen. Active-HDL Lattice Edition ondersteunt alle CPLD/FPGA-apparaten van Lattice en laat scripting met TCL/TK en Perl toe.