Eerste 5-nanometerchips gemaakt bij Imec

Imec en Cadence hebben de tape-out van de eerste 5-nanometertestchips gerealiseerd. Het onderzoeksinstituut en de eda-specialist fabriceerden de ic’s op drie manieren, meldt EE Times: met euv, met immersielithografie en met een mix van de twee. Wanneer exclusief immersielitho wordt gebruikt, is quadruple patterning (qp) noodzakelijk voor de meest kritieke (metaal)lagen en triple patterning voor sommige andere. Daarmee is het de duurste optie. Bij de huidige stand van zaken is alles met euv patroneren echter ook niet rendabel. De meest kosteneffectieve oplossing is dan ook een mix.

De fijnste structuren in de testchips waren 24 nanometer. Dat is zo’n beetje het kleinste wat in de praktijk met qp kan worden gemaakt. Nog kleiner vereist octa-patterning, iets wat Imec en Cadence wilden vermijden. Zij hadden ook geen trek in double patterning met euv: de 24-nanometerpitch is eveneens dicht bij de limiet van wat euv met één belichtingsstap per laag kan bereiken.