Warning: Undefined array key "bio" in /home/techwatch/domains/test.bits-chips.nl/public_html/wp-content/plugins/wpcodebox2/src/Runner/QueryRunner.php(126) : eval()'d code on line 13
Author:
Reading time: 2 minutes
Chess zegt erin te zijn geslaagd om optisch 10 Gbit/s Ethernet samen met 1 Gbit/s Ethernet operationeel te maken in een embedded omgeving. Op dit moment begint 1 Gbit/s Ethernet door te dringen in desktopomgevingen. De systeemeis was een datastroom van twintig 16 bit analoog-digitaalomzetters (ADC‘s) op maximaal 20 MS/s (maximaal 6,4 Gbit/s) verplaatsen naar een desktop-omgeving, terwijl tegelijkertijd het gemiddelde vermogensverbruik omlaag moest naar 15 watt. Chess besloot om zowel 1 Gbit/s als 10 Gbit/s optisch Ethernet op het platform te integreren. Daardoor ontstaat de mogelijkheid om bij lagere datasnelheden de 10 Gbit/s-link spanningsloos te maken en daarmee het gemiddelde vermogensverbruik te reduceren.
Een externe acquisitie-eenheid levert de analoge data aan voor de ADC‘s. Deze eenheid wordt op zijn beurt weer aangestuurd door een aantal controlesignalen vanuit de printplaat met de ADC‘s. Deze signalen komen op hun beurt weer van een vrij programmeerbare sequencer. Op deze manier is de datastroom van de ADC‘s vrij in te stellen.
Deze functies (zie kader) bleken te verenigen in een enkele FPGA. Het totale bord bestaat uit een Xilinx Virtex-II Pro XCVP2-50-FPGA in FF1152-behuizing, een 1 Gbit/s SFP-interfaceconnector, een 10 Gbit/s -RocketPHY PMA met XFP-connector, twintig ADC‘s met analoge interfacecircuits, flashgeheugens en SRAM voor de embedded PowerPc, seriële en timinginterfaces met de host en on-board voedingsbronnen.
De grootste uitdaging lag in het ontwerp van de FPGA. ’Ten eerste om daarin de vereiste functies geïntegreerd te krijgen en ten tweede om de gewenste datasnelheid van 6,4 Gbit/s te realiseren‘, legt projectmanager Cees van Teylingen van Chess uit.
Het besturingsblok bevat de embedded PowerPc-omgeving met de seriële interfaces naar de host en enige lokale functies op het bord (zie figuur). Zichtbaar is de sequencer met de aansturingsignalen voor de externe acquisitie-eenheid. De resulterende 320 (20×16) ADC-signalen worden opgevangen door de interne acquisitie-eenheid en gepresenteerd aan de netwerkinterface. Deze interface verzamelt en buffert de data en presenteert het aan de netwerkinterface. Die pakt de data in in UDP-pakketten en zorgt voor het versturen van de blokken over het netwerk. De opzet hiervan is zodanig dat op het allerlaatste moment kan worden besloten over welk optische netwerk de data moet lopen, 1 Gbit/s of 10 Gbit/s.
Gedurende dit proces vertaalt het systeem de 320 bit brede datawoorden van de ADC‘s op 20 MHz tot 16 bit brede datawoorden die op ruim 644 MHz naar de externe -RocketPHY gaan. Deze component verwerkt de data weer tot een enkele 10 Gbit/s stroom, die vervolgens naar de XFP gaat.
Mede door het flexibele gebruik van de 1 Gbit/s en 10 Gbit/s interfaces slaagde Chess erin om het gemiddelde vermogensverbruik binnen de vereiste 15 watt te houden, terwijl het bord op maximaal vermogen en snelheid in staat is 6,4 Gbit/s te versturen.
