Reading time: 2 minutes
Author:
Altera heeft zijn Quartus II-FPGA-ontwikkelomgeving geüpdatet naar versie 10.1. Belangrijkste verbetering is dat de betaalde versie van de programmatuur nu een bètaversie bevat van de QSys-systeemintegratietool. Daarnaast is ondersteuning toegevoegd voor Altera‘s nieuwe Max V-CPLD- en de Arria II GZ-FPGA-families. Ondersteuning voor de Stratix V-familie is uitgebreid. Ook reduceert de software de compilatietijd aanzienlijk, met gemiddeld 65 procent. Een nieuwe toolkit voor extern geheugen helpt bij het bordontwerp. Chip Planner en Timequest hebben een nieuw venster gekregen waarmee ontwikkelaars meerdere kritische tijdpaden zichtbaar kunnen maken en tracen. Timequest rapporteert bovendien timing closure-aanbevelingen.
QSys is een stuk sneller dan de SOPC Builder en gebruikt een voor FPGA‘s geoptimaliseerde netwerk-op-chipgebaseerde interconnectarchitectuur. De tool ondersteunt verschillende industriestandaarden, zoals Avalon, Amba Axi en AHB, en kan eenvoudig bruggen slaan hiertussen. QSys past netwerktheorie toe op de on-chipcommunicatie, wat resulteert in prestatieverbeteringen ten opzichte van conventionele bus- en switched fabric-interconnects. De pakketgebaseerde aanpak voor alle geheugengemapte en stromende data levert hogere werkingsfrequenties bij gelijkblijvende latency en brongebruik. Daarnaast biedt de tool automatische pipelining. QSys kan een grote FPGA ook opdelen in verschillende subsystemen op hiërarchische wijze. Dat komt met name van pas bij de inzet van een groot aantal IP-blokken.
Zowel de betaalde als de gratis webeditie van Quartus II is per direct te downloaden. Bij de betaalversie worden ook Mentor Graphics‘ Modelsim-startereditie voor Altera en een volledige licentie voor de IP Base Suite meegeleverd, een collectie van veertien van Altera‘s populairste DSP- en geheugencores. Gebruikers betalen jaarlijks tegen de drieduizend dollar voor een licentie.
